ultra96用のxsaファイルを作成する

vivadoを起動する

source /tools/Xilinx/Vivado/2021.2/settings64.sh 
vivado

Create Projectをクリックする

Nextをクリックする

Project名を適当に設定して、Nextをクリックする

RTL Projectを選択して、「Do Not specify sources at htis time」のチェックをいれた状態で、Nextをクリックする

Boardで、Ultra96 V2を選択して、Nextをクリックする。

Statusがダウンロードマークになっていた時は、クリックしてBoard用のファイルダウンロードする

Finishをクリックする

Create Block　Designをクリックする

desgin 名はデフォルトでOKをクリックする

プラスを押す

SearchにZynqと入力して、ダブルクリックする

Run Block Automationをクリックする

OKをクリックする

pl_clk0をmaxihpm0_fpd_aclkとmaxihpm1_fpd_aclkに接続する

BLOCK DESGINのSources→Design Sourcesで、desgin_1で、右クリックして、Create HDL Wrapperを選択する

Generate BitStreamをする。少し時間がかかる

成功した。Cancelする

Vitisで使用する場合は、Exportする、File→Export→Export Hardwareをクリックする

Nextをクリックする

include bitstreamをチェクして、Nextをクリックする

Nextをクリックする

Finishをクリックする